メモリ装置読み出し動作の間にワード線に負電圧を選択的に加えるシステムおよび方法

专利摘要:
メモリ装置読み出し動作の間にワード線に負電圧を選択的に加えるシステムおよび方法が開示される。実施形態では、メモリ装置は、複数のワード線（１０８）につながれ、磁気トンネル接合（ＭＴＪ）装置を含む選択メモリセルにつながれた選択ワード線に正電圧（Ｖ）を選択的に加えかつ非選択ワード線に負電圧（ＮＶ）を加えるように構成されたワード線ロジック回路（１１０）を含んでいる。
公开号:JP2011510424A
申请号:JP2010542363
申请日:2009-01-09
公开日:2011-03-31
发明作者:アブ−ラーマ、モハメド・エイチ．；ジョン、チェン；パーク、ドンキュ；ヨン、セイ・スン
申请人:クゥアルコム・インコーポレイテッドＱｕａｌｃｏｍｍ Ｉｎｃｏｒｐｏｒａｔｅｄ；
IPC主号:G11C11-15

专利说明:

[0001] 本開示は、一般に磁気ランダムアクセスメモリ（ＭＲＡＭ）のリーク電流の減少のシステムおよび方法に関する。]
関連技術の説明

[0002] 技術の進歩は、より小さくそしてより強力なパーソナルコンピューティングデバイスに帰着した。例えば、小さく、軽量で、そして容易にユーザによって運ばれる、携帯無線電話機、携帯情報端末（ＰＤＡ）およびページング装置のような、無線コンピューティングデバイスを含む、様々なポータブルパーソナルコンピューティングデバイスが現在存在する。より具体的には、携帯電話およびＩＰ電話のような携帯無線電話機は、無線ネットワーク上の音声およびデータパケットを通信することができる。さらに、多くのそのような無線電話は、そこに組込まれる他のタイプのデバイスを含んでいる。例えば、無線電話は、さらにディジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダおよびオーディオファイルプレーヤーを含むことができる。さらに、そのような無線電話は、インターネットにアクセスするために使用することができるウェブブラウザアプリケーションのような、ソフトウェアアプリケーションを含む、実行命令を処理することができる。そのため、これらの無線電話は、著しい演算能力を含むことができる。]
[0003] 電子回路設計中の進歩は、携帯機器用の有用な電池寿命を拡張するために、高速動作および減少された電力消費を含む電子デバイスの性能改善を可能にした。一方、磁気ランダムアクセスメモリ（ＭＲＡＭ）およびスピントランスファトルクランダムアクセスメモリ（ＳＴＴ−ＲＡＭ）のような新しいメモリ技術は、低電力の速い読み出し／書き込み動作のためのポテンシャルを提供する。これらの装置は、小さな読み出しマージンをしばしば有し、信頼性のある電流センスおよび読み出し検知が困難であることにつながる。さらに、そのような装置は、しばしばリーク電流に苦労する。電流センスマージンが電流リークによって縮小されるので、リーク電流は、低電圧でデータを読み出すためにデバイスの能力にしばしば影響する。]
概要

[0004] 特定の実施形態では、磁気トンネル接合（ＭＴＪ）装置を含むメモリアレイからデータを読み出す方法が開示される。方法は、複数のメモリセルを含むメモリアレイにつながれたビット線に読み出し信号を加えることを含む。複数のメモリセルの各々は磁気トンネル接合（ＭＴＪ）装置を含む。方法は、メモリアレイの選択メモリセルにつながれた選択ワード線に正電圧を加えることを含む。方法は、メモリアレイにつながれた非選択ワード線に負電圧を加えることをさらに含む。]
[0005] 別の特定の実施形態では、メモリ装置はメモリセルアレイを含む。メモリセルアレイ中の各メモリセルは磁気トンネル接合（ＭＴＪ）装置を含む。メモリ装置は、メモリセルアレイにつながれた複数のビット線も含む。メモリ装置は、メモリセルアレイにつながれた複数のワード線をさらに含む。メモリ装置は、複数のビット線につながれ、メモリセルアレイの選択メモリセルにつながれた複数のビット線のうちの１つに読み出し信号を加えるように構成されたビット線ロジック回路を含む。メモリ装置は、複数のワード線につながれ、複数のワード線の選択ワード線に正電圧を選択的に加えるように構成されたワード線ロジック回路を含む。選択ワード線は、選択メモリセルにつながれる。ワード線ロジック回路は、メモリアレイにつながれた非選択ワード線に負電圧を加える。非選択ワード線は、選択ワード線以外の複数のワード線の各々を含む。]
[0006] 別の特定の実施形態では、メモリ装置は、複数のワード線につながれ、磁気トンネル接合（ＭＴＪ）装置を具備する選択メモリセルにつながれた選択ワード線に正電圧を選択的に加えるようにかつ非選択ワード線に負電圧を加えるように構成されたワード線ロジック回路を含む。]
[0007] 別の特定の実施形態では、メモリ装置が開示される。メモリ装置は、複数のメモリセルを含むメモリアレイにつながれたビット線に読み出し信号を加えるための手段を含む。複数のメモリセルの各々は、磁気トンネル接合（ＭＴＪ）装置を含む。メモリ装置は、メモリアレイの選択メモリセルにつながれた選択ワード線に正電圧を加えるための手段も含む。メモリ装置は、メモリアレイにつながれた少なくとも１つの非選択ワード線に負電圧を加えるための手段をさらに含む。]
[0008] 別の特定の実施形態では、プロセッサと、プロセッサに反応する無線コントローラを含む無線装置が開示される。無線装置は、プロセッサにつながれたメモリ装置も含む。メモリ装置は、複数のワード線につながれたワード線ロジック回路を含む。ワード線ロジック回路は、磁気トンネル接合（ＭＴＪ）装置を具備する選択メモリセルにつながれた選択ワード線に選択的に正電圧を加えるようにかつ非選択ワード線に負電圧を加えるように構成される。]
[0009] 開示された実施形態によって提供される特定の１つの利点は、増加されたメモリ読み出し電流マージンによるより低い動作電圧での改善された動作である。別の特定の利点は、メモリアレイ中の減少されたリーク電流による減少された電力消費である。]
[0010] 本開示の他の態様、利点および特徴は、次のセクション（図面の簡単な説明、詳細な説明および請求項）を含む全体の出願のレビューの後に明白になるだろう。]
図面の簡単な説明

[0011] 図１は、メモリ読み出し動作中に少なくとも１つのワード線に負電圧を加えるためのシステムの特定の実例となる実施形態のブロック図である。
図２は、メモリ読み出し動作中に少なくとも１つのワード線に負電圧を加えるためのシステムの第２の実例となる実施形態のブロック図である。
図３は、データ読み出しの電流センスマージンを説明するブロック図である。
図４は、メモリ読み出し動作中に少なくとも１本のワード線に負電圧を加えるためのシステムの第３の実例となる実施形態のブロック図である。
図５は、データ読み出し電圧センスマージンを説明するブロック図である。
図６は、磁気トンネル接合（ＭＴＪ）装置を含むメモリアレイからデータを読み出す方法の特定の実施形態の流れ図である。
図７は、負電圧読み出しロジック回路を備えたメモリ装置を含む無線通信装置のブロック図である。] 図１ 図２ 図３ 図４ 図５ 図６ 図７
詳細な説明

[0012] 図１を参照して、メモリ読み出し動作中にワード線に負電圧を加えるためのシステムの特定の実施形態が、描かれ、一般に１００で示される。システム１００は、多数のビット線１０４によってビット線ロジック回路１０６につながれたメモリセルアレイ１０２を含んでいる。メモリセルアレイ１０２は、多数のワード線１０８によってワード線ロジック回路１１０にもつながれる。ワード線ロジック回路１１０は、正電圧ソース（Ｖ）１１２、システムグランド（ＧＲＤ）１１４および負電圧ソース（ＮＶ）１１６につながれる。] 図１
[0013] 特定の実施形態では、メモリセルアレイ１０２は、磁気トンネル接合（ＭＴＪ）装置のアレイを含んでいる。各ＭＴＪ装置は、ＭＴＪ装置を通った抵抗によって表わされる少なくとも１つのデータ値を格納する。抵抗は、ＭＴＪ装置中の２つの磁場の相対的なアラインメントに起因してもよい。それは、ＭＴＪ装置で書き込み電流のアプリケーションによってプログラムされてもよい。特定の実施形態では、メモリセルアレイ１０２の各メモリセルは、多数のワード線１０８のそれぞれの１つおよび多数のビット線１０４のそれぞれの１つに、セル選択信号を供給することによって読み出されてもよい。]
[0014] 特定の実施形態では、ワード線ロジック回路１１０は、選択メモリセルにつながれる選択ワード線に正電圧を選択的に加えて、かつメモリアレイにつながれた非選択ワード線に負電圧を選択的に加えるように、構成される。非選択ワード線は、選択ワード線以外に多数のワード線１０８の各々を含んでいてもよい。例えば、ワード線ロジック回路１０８は、多数のワード線１０８のうちの１つを正電圧ソース（Ｖ）１１２に選択的につなぎ、かつ多数のワード線１０８の残りを負電圧ソース（ＮＶ）１１６に同時につなぐように、構成されてもよい。特定の実施形態中で、ワード線ロジック回路１１０内の電子コンポーネント（示されない）のうちのいくつかまたはすべては、正電圧ソース（Ｖ）１１２およびシステムグランド（ＧＮＤ）１１４を使用して、動作するが、ワード線ロジック回路１１０は、多数のワード線１０８に、システムグランドではなく正または負電圧を単に加える。]
[0015] 動作中に、ワード線ロジック回路１１０は、メモリセルアレイ１０２の選択メモリセルに対応する選択ワード線を決定してもよい。また、ビット線ロジック回路１０６は、選択メモリセルに対応する選択ビット線を決定してもよい。ワード線ロジック回路１１０は、選択ワード線に正電圧を加え、非選択ワード線に負電圧を加えてもよい。一方、ビット線ロジック回路は、選択ビット線に正電圧を加え、非選択のビット線にシステムグランドを加えてもよい。非選択ワード線に負電圧を加えることによって、選択メモリセル、故に抵抗を通る電流のより正確な決定を可能にし、非選択ワード線につながれたメモリセルからのリーク電流は減少される。特定の実施形態では、減少されたリーク電流は、小さな形状も可能にし、増加したメモリアレイ密度、低い動作電圧、より感度よくデータを読み出すためにデータ書き込みの間に減少された電流、ワード線当たりのメモリセル数の増加および大きなアレイサイズ、またはそれらの任意のコンビネーションを提供する。]
[0016] 実例であって制限しない例として、正電圧は、約３．３Ｖ（他の電子デバイス用の共通電圧）と約０．７Ｖ（例えば、３２ｎｍまたは２２ｎｍの技術用）の間の範囲にあってもよい。具体例中で、約１．２Ｖと約２Ｖの間にあってもよい。同様に、実例であって制限しない例において、負電圧は、約−０．２Ｖから約−０．５Ｖまでの範囲にあってもよい。その結果、負電圧は、本質的にリーク電流を減少することができるほど十分に大きいかもしれないが、デバイスの動作に不利に影響するため十分に大きくないかもしれない。電位範囲の実例となる例は提供されるが、どんな正および負電圧も特定のインプリメンテーションに依存して使用されてもよい。]
[0017] 図２を参照して、メモリ読み出し動作中にワード線に負電圧を加えるためのシステムの第２の実例となる実施形態が、描かれ、一般に２００で示される。システム２００は、代表的なメモリセル２２０のような、メモリセルアレイを含んでいる。ワード線バッファ２０２は、メモリセルアレイにつながれるワード線（ＷＬ０、ＷＬ１、…ＷＬｎ）２０４のセットにつながれる。代表的なビット線ＢＬ０ ２１２を含むビット線（ＢＬ０、ＢＬ１、…ＢＬｎ）のセットは、メモリセルアレイにつながれ、ビット線ロジック回路２１４にさらにつながれる。メモリセルアレイは、ソース線（ＳＬ０、ＳＬ１、…ＳＬｎ）のセットにさらにつながれる。比較装置２３０は、選択メモリセルで格納された値を示す出力信号２３４を生成するために、代表的なビット線２１２における信号を、参照線２３２における信号と比較する。] 図２
[0018] 特定の実施形態では、各メモリセルは、代表的なトランジスタ２２４のようなスイッチ素子につながれた、代表的なＭＴＪ装置２２２のような磁気トンネル接合（ＭＴＪ）装置を含んでいる。各ＭＴＪ装置は、代表的なＭＴＪ装置２２２の自由層２６０、トンネル障壁２６２および固定層２６４のような、自由層、固定層およびトンネル障壁を含んでいる。固定層２６４は、第１の方向を有する本質的に固定の磁場を含んでいてもよい。また、自由層２６０は、プログラム可能な方向を有する磁場を含んでいてもよい。自由層２６０中の磁場が第１の方向と一致するために方向を合わせられる場合、トンネル障壁２６２を介して自由層２６０および固定層２６４を通る電流フローによる抵抗は、磁場が反対の方向を有する場合より低い。特定の実施形態では、ＭＴＪ装置はスピントルクトランスファ（ＳＴＴ）装置として動作する。]
[0019] ビット線ロジック回路２１４は、メモリセルアレイの選択メモリセルにつながれるビット線ＢＬ０、ＢＬ１、…ＢＬｎのセットのうちの１つに読み出し信号を加えるように構成されている。特定の実施形態では、読み出し信号は、メモリセル２２０が選択されている時、ビット線２１２に加えられた読み出し電圧である。]
[0020] 特定の実施形態では、ワード線バッファ２０２は、代表的なドライバ２４２を含んでいるドライバのセットにつながれた制御ロジック回路２４０を含んでいる。各ドライバは、ワード線２０４のセットのそれぞれのワード線、正電圧（Ｖｄｄ）ソースおよび負電圧（ＮＶ）ソースにつながれる。各ドライバは、制御ロジック回路２４０から受け取られた入力に基づいて、そのそれぞれのワード線にＶｄｄソースまたはＮＶソースのいずれかを選択的につなぐように構成されてもよい。]
[0021] 特定の実施形態では、制御ロジック回路２４０は、選択メモリセルにつながれる選択ワード線に正電圧Ｖｄｄを選択的に加えるように、かつメモリアレイにつながれた非選択ワード線に負電圧を加えるように、構成される。特定の実施形態では、制御ロジック回路２４０は、非選択ワード線を負電圧（ＮＶ）ソースにつなぐように非選択ワード線の各ドライバに指示することにより、選択ワード線以外のワード線２０４のセットの各々に負電圧を加えるように構成される。特定の実施形態では、制御ロジック２４０は、スタンバイ状態中のようにワード線のどれも選択されていない場合に、ワード線２０４のセットの各々に負電圧を供給するように構成されてもよい。]
[0022] 動作中に、特定の実施形態では、メモリセルは、メモリセル２２０のような、読み出し動作のために選ばれる。ワード線バッファ２０２は、正電圧（Ｖｄｄ）ソースまたは負電圧（ＮＶ）ソースのどちらかにそれぞれのワード線を選択的につなぐように各ドライバに命じるために制御ロジック回路を使用して、選択ワード線（ＷＬ０）を正電圧ソースに選択的につないでもよく、非選択ワード線（ＷＬ１…ＷＬｎ）を負電圧ソースに選択的につないでもよい。特定の実施形態では、非選択ワード線は、選択ワード線以外のワード線２０４のセットの少なくとも１つを含んでいる。]
[0023] 特定の実施形態では、非選択メモリセルからのリーク電流を減少するために負電圧が十分であるので、負電圧を加えることは、選択メモリセル２２０の読み出しマージンを向上させる。したがって、負電圧が非選択ワード線ＷＬ１…ＷＬｎに加えられるが、選択ワード線ＷＬ０に加えられない場合、結果として生じる読み出し電流Ｉｒｅａｄは、ビット線２１２につながれた他のメモリセルからのリーク電流によってではなく、選択メモリセル２２０を通る読み出し電流Ｉｒｅａｄ１によって、主に決定される。したがって、選択メモリセル２２０中のスピントルクトランスファ効果による読み出し電流の明確なレベルによって示されたデータ値は、リーク電流によって引き起こされた読み出し電流中の「ノイズ」を越えて識別されてもよい。特定の実施形態では、負電圧は、０．５ボルト未満であり、限定しない例として、システムグランド電圧未満の約０．２ボルトでもよい。]
[0024] 特定の実施形態では、比較装置２３０は、ビット線２１２における読み出し電流Ｉｒｅａｄを参照電流Ｉｒｅｆと比較するように、かつ比較に基づいた出力信号２３４を生成するように構成された、電流センスアンプ（ＣＳＡ）を含んでいる。例えば、Ｉｒｅａｄ＜Ｉｒｅｆの場合、出力信号２３４は論理値“１”とされてもよい。Ｉｒｅａｄ＞＝Ｉｒｅｆの場合、出力信号２３４は論理値“０”とされてもよい。比較装置２３０は、メモリセルを横断する電圧に反応する参照電流と読み出し電流（例えば、ビット線ＢＬ０とソース線Ｓとの間で加えられた電位差）を比較するように描かれるが、動作の他の方法は、本開示の範囲中としてこれらの当業者によって認識されるだろう。例えば、図４と共にさらに記述されるだろう。比較装置２３０は、メモリセル２２０を横断して加えられる電流に応じて、ビット線２１２における電圧を参照電圧と比較してもよい。別の例として、比較装置２３０は、参照信号と直接比較を行なうのではなく、入力信号の大きさまたはサインを決定するように構成されてもよい。] 図４
[0025] 特定の実施形態では、システム２００は、１つ以上の他のコンポーネントまたは装置に含まれていてもよい。例えば、システム２００は、ランダムアクセスメモリ（ＲＡＭ）装置の一部でもよい。実例となる実施形態では、代表的なＭＴＪ装置２２２のような各ＭＴＪ装置は、スピントランスファトルクランダムアクセスメモリ（ＳＴＴ−ＲＡＭ）装置のビットセル内に配置されてもよい。また、電流センスアンプは、ビットセルの１つ以上につながれてもよい。]
[0026] 図３を参照して、磁気トンネル接合（ＭＴＪ）メモリ装置の読み出しに関連したデータ読み出し電流センスマージンの実例が、描かれ、一般に３００で示される。垂直軸に沿った、“０”値読み出し電流レベル（Ｉｒｅａｄ０）３０４未満および“１”値読み出し電流レベル（Ｉｒｅａｄ１）３０６以上で、参照電流レベル（Ｉｒｅｆ）３０２が例証される。読み出し“１”センスマージン３１２は、参照電流レベル３０２と“１”値読み出し電流レベル３０６との間の差を示す。読み出し“０”センスマージン３１０は、“０”値読み出し電流レベル３０４と参照電流レベル３０２との間の差を描く。] 図３
[0027] 実例となる実施形態では、参照電流レベル３０２は、参照信号Ｉｒｅｆ ２３２に相当してもよい。また、“０”または“１”データ値が図２のシステム２００のメモリセル２２０で読み出される場合、他のメモリセルからのリーク電流がないとき、読み出し電流レベル３０４および３０６は、読み出し電流Ｉｒｅａｄ１のそれぞれの値に相当してもよい。読み出しセンスマージン３１０および３１２の各々は、読み出し動作に関連したノイズ耐性を表わしてもよい。それは、最大の許しえるランダムノイズレベルが読み出しセンスマージン３１０および３１２のものより小さい。したがって、読み出しセンスマージン３１０および３１２がほぼ等しい場合、ランダムノイズに対する耐性は改善される。] 図２
[0028] しかしながら、データ読み出し線につながれた非選択メモリ装置によって生成されたリーク電流は、“０”値読み出し電流レベルおよび“１”値読み出し電流レベルをシフトレベル３２２および３２４にそれぞれシフトして、データ読み出し線上の合計電流を増加させる。参照電流レベル３０２がシフトしない場合、前のマージン３１０および３１２とそれぞれ比較して、新しい読み出し“０”センスマージン３２６は増加し、新しい読み出し“１”シフトマージンは減少する。したがって、２つの新しい読み出しシフトマージン３２６および３２８の中でより小さいものより大きな大きさのノイズが、誤った結果に帰着する場合があるので、全面的なノイズ耐性は縮小される。]
[0029] 非選択メモリ装置によって生成されたリーク電流は、非選択装置につながれたワード線に負電圧を加えることにより縮小されてもよい。負電圧は、３１０と３１２と本質的に等しい値に読み出しセンスマージンを戻すために選ばれてもよい。したがって、メモリアレイの装置フィーチャは、有害な影響を減少して、データ読み出し線へ加えられた追加装置、低下されてもよい動作電圧、またはそれらの任意のコンビネーションで、縮小されてもよい。]
[0030] 図４を参照して、メモリ読み出し動作中にワード線に負電圧を加えるためのシステムの第３の実例となる実施形態が、描かれ、一般に４００で示される。システム４００は、代表的なメモリセル４２０のような、メモリセルアレイを含んでいる。ワード線バッファ４０２は、メモリセルアレイにつながれるワード線（ＷＬ０、ＷＬ１、…ＷＬｎ）４０４のセットにつながれる。代表的なビット線ＢＬ０ ４１２を含むビット線（ＢＬ０、ＢＬ１、…ＢＬｎ）のセットは、メモリセルアレイにつながれ、ビット線ロジック回路４１４にさらにつながれる。メモリセルアレイは、ソース線（ＳＬ０、ＳＬ１、…ＳＬｎ）のセットにさらにつながれる。電圧比較装置４３０は、選択メモリセルで格納された値を示す出力信号４３４を生成するために、代表的なビット線４１２における電圧Ｖｒｅａｄを参照電圧Ｖｒｅｆ ４３２と比較する。] 図４
[0031] 特定の実施形態では、各メモリセルは、代表的なトランジスタ４２４のようなスイッチ素子につながれた、代表的なＭＴＪ装置４２２のような磁気トンネル接合（ＭＴＪ）装置を含んでいる。各ＭＴＪ装置は、代表的なＭＴＪ装置４２２の自由層４６０、トンネル障壁４６２および固定層４６４のような、自由層、固定層およびトンネル障壁を含んでいてもよい。固定層４６４は、第１の方向を有する本質的に固定の磁場を含んでいてもよい。また、自由層４６０は、プログラム可能な方向を有する磁場を含んでいてもよい。自由層４６０中の磁場が第１の方向と一致するために方向を合わせられる場合、トンネル障壁４６２を介して自由層４６０および固定層４６４を通る電流フローによる抵抗は、磁場が反対の方向を有する場合より低い。特定の実施形態では、ＭＴＪ装置は、スピントルクトランスファ（ＳＴＴ）装置として動作する。]
[0032] 特定の実施形態では、ビット線ロジック回路４１４は、メモリセル４２０が選択されている場合に、ビット線４１２に読み出し電流を流すことにより、メモリセルアレイの選択メモリセルにつながれるビット線ＢＬ０、ＢＬ１、…ＢＬｎのセットのうちの１つに読み出し信号を加えるように構成されている。]
[0033] 特定の実施形態では、ワード線バッファ４０２は、代表的なドライバ４４２を含んでいるドライバのセットにつながれた制御ロジック回路４４０を含んでいる。各ドライバは、ワード線４０４のセットのそれぞれのワード線、正電圧（Ｖｄｄ）ソースおよび負電圧（ＮＶ）ソースにつながれる。各ドライバは、制御ロジック回路４４０から受け取られた入力に基づいて、そのそれぞれのワード線にＶｄｄソースまたはＮＶソースのいずれかを選択的につなぐように構成されてもよい。]
[0034] 特定の実施形態では、制御ロジック回路４４０は、選択メモリセルにつながれる選択ワード線に正電圧Ｖｄｄを選択的に加えるように、かつメモリアレイにつながれた非選択ワード線に負電圧を加えるように、構成される。特定の実施形態では、制御ロジック回路４４０は、負電圧（ＮＶ）ソースに非選択ワード線をつなぐように非選択ワード線の各ドライバに命じることにより、選択ワード線以外のワード線４０４のセットの各々に負電圧を加えるように構成される。特定の実施形態では、制御ロジック４４０は、スタンバイ状態中のような、ワード線のどれも選択されていない場合に、ワード線４０４のセットの各々に負電圧を供給するのに構成してもよい。]
[0035] 動作中に、特定の実施形態では、メモリセルは、メモリセル４２０のような、読み出し動作のために選ばれる。ワード線バッファ４０２は、正電圧（Ｖｄｄ）ソースまたは負電圧（ＮＶ）ソースのいずれかにそれぞれのワード線を選択的につなぐように各ドライバに命じるために制御ロジック回路を使用して、選択ワード線（ＷＬ０）を正電圧ソースに選択的につなぎ、非選択ワード線（ＷＬ１…ＷＬｎ）を負電圧ソースにつないでもよい。特定の実施形態では、非選択ワード線は、選択ワード線以外のワード線４０４のセットの少なくとも１つを含んでいる。]
[0036] 特定の実施形態では、負電圧が非選択のメモリセルからのリーク電流を減少するのに十分であるので、負電圧を加えることは、選択メモリセル４２０の読み出しマージンを向上させる。したがって、負電圧が非選択ワード線ＷＬ１…ＷＬｎに加えられるが、選択ワード線ＷＬ０に加えられない場合、その結果生じる読み出し電圧Ｖｒｅａｄは、ビット線４１２につながれた他のメモリセルにおけるリーク電流により弱められた効果を備えた選択メモリセル４２０の抵抗を通る読み出し電流Ｉｒｅａｄ１によって、主に決定される。したがって、選択メモリセル４２０中のスピントルクトランスファ効果により読み出し電圧の明確なレベルによって示されたデータ値は、リーク電流によって引き起こされた「ノイズ」を越えて識別されてもよい。]
[0037] 特定の実施形態では、電圧比較装置４３０は、ビット線４１２における読み出し電圧Ｖｒｅａｄを参照電圧Ｖｒｅｆ ４３２と比較するように、かつ比較に基づいた出力信号４３４を生成するように構成された、電圧センスアンプ（ＶＳＡ）を含んでいる。例えば、Ｖｒｅａｄ＜Ｖｒｅｆの場合、出力信号４３４は論理値“０”とされてもよく、Ｖｒｅａｄ＞＝Ｖｒｅｆの場合、出力信号４３４は論理値“１”とされてもよい。]
[0038] 特定の実施形態では、システム４００は、１つ以上の他のコンポーネントまたは装置に含まれていてもよい。例えば、システム４００は、ランダムアクセスメモリ（ＲＡＭ）装置の一部でもよい。実例となる実施形態では、代表的なＭＴＪ装置４２２のような各ＭＴＪ装置は、スピントランスファトルクランダムアクセスメモリ（ＳＴＴ−ＲＡＭ）装置のビットセル内に配置されてもよい。また、電圧センスアンプは、ビットセルの１つ以上につながれてもよい。]
[0039] 図５を参照して、磁気トンネル接合（ＭＴＪ）メモリ装置の読み出しに関連したデータ読み出し電圧センスマージンの実例が、描かれ、一般に５００で示される。垂直軸に沿った、“１”値読み出し電圧レベル（Ｖｒｅａｄ１）５０４未満および“０”値読み出し電圧レベル（Ｖｒｅａｄ０）５０６以上で、参照電圧レベル（Ｖｒｅｆ）５０２が例証される。読み出し“０”センスマージン５１２は、参照電圧値５０２と“０”値読み出し電圧レベル５０６との間の差を示す。読み出し“１”センスマージン５１０は、“１”値読み出し電圧レベル５０４と参照電圧レベル５０２との間の差を描く。] 図５
[0040] 実例となる実施形態では、参照電圧値５０２は、参照信号Ｖｒｅｆ ４３２に相当してもよい。また、読み出し電圧レベル５０４および５０６は、“０”または“１”データ値が図４のシステム４００のメモリセル４２０で読み出される場合、他のメモリセルからのリーク電流がないとき、メモリセル４２０の抵抗を通るＩｒｅａｄ１により読み出し電圧のそれぞれの値に相当してもよい。読み出しセンスマージン５１０および５１２の各々は、読み出し動作に関連したノイズ耐性を表わしてもよい。それは、最大の許しえるランダムノイズレベルが読み出しセンスマージン５１０および５１２のものより低い。したがって、読み出しセンスマージン５１０および５１２がほぼ等しい場合、ランダムノイズに対する耐性は改善される。] 図４
[0041] しかしながら、データ読み出し線につながれた非選択メモリ装置によって生成されたリーク電流は、“１”値読み出し電圧レベルおよび“０”値読み出し電圧レベルをシフトレベル５２２および５２４にそれぞれシフトして、選択メモリセルから離れたデータ読み出し線に加えられた読み出し電流に転換する。参照電圧レベル５０２がシフトしない場合、前のマージン５１０および５１２とそれぞれ比較して、新しい読み出し“１”センスマージン５２６は減少し、新しい読み出し“０”シフトマージン５２８は増加する。したがって、２つの新しい読み出しシフトマージン５２６および５２８の中でより小さいものより大きい大きさのノイズが、誤った結果に帰着する場合があるので、全面的なノイズ耐性は縮小される。]
[0042] 非選択メモリ装置によって生成されたリーク電流は、非選択装置につながれたワード線に負電圧を加えることにより減少されてもよい。負電圧は、５１０と５１２の本質的に等しい値に読み出しセンスマージンを戻すために選ばれてもよい。したがって、メモリアレイの装置フィーチャは、有害な影響を減少して、データ読み出し線へ加えられた追加装置、低下されてもよい動作電圧、またはそれらの任意のコンビネーションで、縮小されてもよい。]
[0043] 図６を参照して、磁気トンネル接合（ＭＴＪ）装置を含むメモリアレイからデータを読み出す方法の特定の実施形態が描かれる。６０２で、読み出し信号は、複数のメモリセルを含むメモリアレイにつながれたビット線に加えられる。各々の複数のメモリセルは、ＭＴＪ装置を含んでいる。特定の実施形態では、各ＭＴＪ装置は、自由層、固定層およびトンネル障壁を含んでいる。その結果、データ値は、磁場の方向によって固定層の中の磁場に関連のある自由層中で表わされてもよい。特定の実施形態では、読み出し信号は、読み出し電圧を含んでいる。また、図２〜３の中で説明されるように、データ値は、ＭＴＪ装置における電流を参照電流と比較することによって読み出されてもよい。別の実施形態では、読み出し信号は、読み出し電流を含んでいる。また、図４〜５の中で説明されるように、データ値は、ＭＴＪ装置における電圧を参照電圧と比較することによって読み出されてもよい。
６０４に移って、正電圧は、メモリアレイの選択メモリセルにつながれた選択ワード線に加えられる。６０６に続いて、負電圧は、メモリアレイにつながれた非選択ワード線に加えられる。特定の実施形態では、正電圧と負電圧は、図１の中で説明されたワード線ロジック回路１１０、図２の中で説明された制御ロジック回路２４、または図４の中で説明された制御ロジック回路４４０のような、ワード線ロジック回路によって決定される。特定の実施形態では、負電圧を加えることは、非選択ワード線につながれたメモリセルからのリーク電流の減少により、選択メモリセルの読み出しマージンを向上させる。] 図１ 図２ 図３ 図４ 図５ 図６
[0044] ６０８に移って、特定の実施形態では、負電圧は、スタンバイ状態中に各々のワード線に加えられる。負電圧が各々のワード線に加えられる場合、全体的な電力消費は、スタンバイ状態中にメモリアレイ中の減少されたリーク電流により減少されてもよい。]
[0045] 図７は、デジタルシグナルプロセッサ（ＤＳＰ）７１０のようなプロセッサにつながれる負電圧読み出しロジック回路７３２を備えたメモリ装置を含む無線通信装置のような、通信装置７００の実例となる実施形態のブロック図である。具体例では、負電圧読み出しロジック回路７３２を備えたメモリ装置は、磁気トンネル接合（ＭＴＪ）セルのメモリアレイおよび多数のワード線につながれたワード線ロジック回路を含み、図１〜６に関して記述されるように、読み出し動作の間に非選択ＭＴＪセルのワード線に負電圧を加えるように構成される。特定の実施形態では、負電圧読み出しロジック回路７３２を備えたメモリ装置は、スピントルクトランスファランダムアクセスメモリ（ＳＴＴ−ＲＡＭ）を含んでいる。] 図１ 図２ 図３ 図４ 図５ 図６ 図７
[0046] 図７は、さらにデジタルシグナルプロセッサ７１０およびディスプレイ７２８につながれるディスプレイコントローラ７２６を示す。コーダ／デコーダ（ＣＯＤＥＣ）７３４も、デジタルシグナルプロセッサ７１０につながれることができる。スピーカ７３６およびマイクロホン７３８は、ＣＯＤＥＣ７３４につながれることができる。] 図７
[0047] 図７は、無線コントローラ７４０が無線アンテナ７４２につながれ、デジタルシグナルプロセッサ７１０対応させることができることをさらに示す。特定の実施形態では、入力装置７３０および電源７４４は、オンチップ・システム７２２につながれる。さらに、図７の中で例証されるように、特定の実施形態中で、ディスプレイ７２８、入力装置７３０、スピーカ７３６、マイクロホン７３８、無線アンテナ７４２および電源７４４は、オンチップ・システム７２２の外部にある。しかしながら、各々は、インターフェースまたはコントローラのようなオンチップ・システム７２２のコンポーネントにつなぐことができる。] 図７
[0048] 当業者は、電子ハードウェア、コンピュータソフトウェアまたは両方のコンビネーションとして、ここに開示された実施形態に関して記述された、様々な実例となる論理ブロック、コンフィギュレーション、モジュール、回路、およびアルゴリズムステップがインプリメントされてもよいことをさらに認識するだろう。明白にハードウェアとソフトウェアのこの互換性を例証するために、様々な実例となるコンポーネント、ブロック、コンフィギュレーション、モジュール、回路およびステップは、それらの機能性の点から一般に上記であると説明された。総合体系に課された特定のアプリケーションおよび設計制約に依存したハードウェアまたはソフトウェアとして、そのような機能であろうとなかろうとインプリメントされる。熟練した職人は、各特定のアプリケーションの方法を変える際に記述された機能性をインプリメントしてもよい。しかし、そのようなインプリメンテーション決定は、現在の開示の範囲から逸脱すると解釈されるべきでない。]
[0049] ここに開示された実施形態に関して記述された方法またはアルゴリズムのステップは、プロセッサによって実行されたハードウェア、ソフトウェア・モジュール、または２つのコンビネーションで直接具体化されてもよい。ソフトウェア・モジュールは、ＲＡＭメモリ、フラッシュメモリ、ＲＯＭメモリ、ＰＲＯＭメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、リムーバブルディスク、ＣＤ−ＲＯＭまたは技術中で既知の記憶メディアの他の形式で備えてもよい。典型的な記憶メディアは、プロセッサにつながれる。そのようなプロセッサは、記憶メディアから情報を読み出し、そして、情報を書き込むことができる。代案では、記憶メディアは、プロセッサに不可欠かもしれない。プロセッサと記憶メディアは、ＡＳＩＣに存在してもよい。ＡＳＩＣは、コンピュータデバイスまたはユーザ端末に存在してもよい。代案では、プロセッサと記憶メディアは、コンピュータデバイスまたはユーザ端末中の個別部品として存在してもよい。]
[0050] 開示された実施形態の前の記述は、開示された実施形態をどんな当業者も作るか使用することを可能にするために提供される。これらの実施形態の様々な変更は、当業者に容易に明白になる。また、ここに定義された一般的な法則は、開示の精神または範囲から外れずに、他の実施形態に適用されてもよい。したがって、現在の開示は、ここに開示された実施形態に限定されることは意図されず、次の請求項によって定義されるような法則と新しい特徴に一致して、可能な限り広い範囲を与えられることになっている。]

权利要求:

請求項1
磁気トンネル接合（ＭＴＪ）装置を含むメモリアレイからデータを読み出す方法であって、前記方法は、複数のメモリセルを含むメモリアレイにつながれたビット線に読み出し信号を加えることと、前記複数のメモリセルの各々は磁気トンネル接合（ＭＴＪ）装置を具備する、前記メモリアレイの選択メモリセルにつながれた選択ワード線に正電圧を加えることと、前記メモリアレイにつながれた非選択ワード線に負電圧を加えることと、を具備する。
請求項2
各ＭＴＪ装置は、自由層、固定層およびトンネル障壁を含む、請求項１の方法。
請求項3
前記負電圧を加えることは、前記非選択ワード線につながれたメモリセルからのリーク電流の減少により、前記選択メモリセルの読み出しマージンを向上させる、請求項１の方法。
請求項4
スタンバイ状態中に前記ワード線の各々に前記負電圧を加えること、をさらに具備する、請求項１の方法。
請求項5
前記読み出し信号は、読み出し電流または読み出し電圧を含む、請求項１の方法。
請求項6
メモリセルアレイと、前記メモリセルアレイ中の各メモリセルは磁気トンネル接合（ＭＴＪ）装置を具備する、前記メモリセルアレイにつながれた複数のビット線と、前記メモリセルアレイにつながれた複数のワード線と、前記複数のビット線につながれ、前記メモリセルアレイの選択メモリセルにつながれた前記複数のビット線のうちの１つに読み出し信号を加えるように構成されたビット線ロジック回路と、前記複数のワード線につながれ、前記複数のワード線の選択ワード線に正電圧を選択的に加えるように構成されたワード線ロジック回路と、前記選択ワード線は前記選択メモリセルにつながれる、前記ワード線ロジック回路は前記メモリアレイにつながれた非選択ワード線に負電圧を加える、前記非選択ワード線は前記選択ワード線以外の前記複数のワード線の各々を含む、を具備するメモリ装置。
請求項7
複数のワード線につながれ、磁気トンネル接合（ＭＴＪ）装置を具備する選択メモリセルにつながれた選択ワード線に正電圧を選択的に加えるようにかつ非選択ワード線に負電圧を加えるように構成されたワード線ロジック回路と、を具備するメモリ装置。
請求項8
前記非選択ワード線に前記負電圧を加えるように構成された負電圧ソースをさらに具備する、請求項７のメモリ装置。
請求項9
前記ワード線ロジック回路は、前記非選択ワード線に前記負電圧ソースを選択的につなぐ、請求項８のメモリ装置。
請求項10
メモリセルアレイをさらに具備し、前記メモリセルアレイ中の各メモリセルはＭＴＪ装置を具備する、請求項８のメモリ装置。
請求項11
メモリセルアレイと、前記メモリセルアレイ中の各メモリセルはＭＴＪ装置を具備する、前記複数のワード線は前記メモリセルアレイにつながれる、前記メモリセルアレイにつながれた複数のビット線と、前記複数のビット線につながれ、前記メモリセルアレイの選択メモリセルにつながれた前記複数のビット線のうちの１つに読み出し信号を加えるように構成されたビット線ロジック回路と、をさらに具備する、請求項７のメモリ装置。
請求項12
前記非選択ワード線は、前記選択ワード線以外の前記複数のワード線の少なくとも１つを含む、請求項１１のメモリ装置。
請求項13
各ＭＴＪ装置は、自由層、固定層およびトンネル障壁を具備する、請求項１２のメモリ装置。
請求項14
前記負電圧を加えることは、前記選択メモリセルの読み出しマージンを向上させる、請求項７のメモリ装置。
請求項15
前記負電圧は、スタンバイ状態中に前記複数のワード線の各々に加えられる、請求項７のメモリ装置。
請求項16
前記負電圧は、前記非選択メモリセルからのリーク電流を減少するのに十分である、請求項７のメモリ装置。
請求項17
前記負電圧は、読み出し動作の間、前記非選択ワード線に加えられるが、前記選択ワード線に加えられない、請求項７のメモリ装置。
請求項18
前記ＭＴＪ装置は、スピントランスファトルクランダムアクセスメモリ（ＳＴＴ−ＲＡＭ）装置のビットセル内に配置される、請求項７のメモリ装置。
請求項19
前記ビットセルにつながれた電流センスアンプをさらに具備する、請求項１８のメモリ装置。
請求項20
前記負電圧は、０．５ボルト未満である、請求項７のメモリ装置。
請求項21
前記負電圧は、約０．２ボルトである、請求項２０のメモリ装置。
請求項22
複数のメモリセルを含むメモリアレイにつながれたビット線に読み出し信号を加えるための手段と、前記複数のメモリセルの各々は磁気トンネル接合（ＭＴＪ）装置を具備する、前記メモリアレイの選択メモリセルにつながれた選択ワード線に正電圧を加えるための手段と、前記メモリアレイにつながれた少なくとも１つの非選択ワード線に負電圧を加えるための手段と、を具備するメモリ装置。
請求項23
前記負電圧を加えるための前記手段につながれた負電圧ソースをさらに具備する、請求項２２のメモリ装置。
請求項24
プロセッサと、前記プロセッサにつながれたメモリ装置と、前記メモリ装置は複数のワード線につながれたワード線ロジック回路を含む、前記ワード線ロジック回路は磁気トンネル接合（ＭＴＪ）装置を具備する選択メモリセルにつながれた選択ワード線に選択的に正電圧を加えるようにかつ非選択ワード線に負電圧を加えるように構成される、を具備する無線装置。
請求項25
前記メモリ装置は、スピントランスファトルクランダムアクセスメモリ（ＳＴＴ−ＲＡＭ）装置を含む、請求項２４のメモリ装置。